Анализ применимости программируемых логических интегральных схем в управляющих системах

В последнее время наиболее часто используемыми типами архитектур ПЛИС являются CPLD и FPGA [22÷42].

CPLD (Complex Programmable Logic Device) - программируемые логические устройства, эксплуатирующие энергозависимую память (Flash или EEPROM) для сохранения настроек.

Рисунок 1.13 - Структура макроячейки ПЛИС CPLD

ПЛИС типа CPLD включают в себя блоки ввода/вывода (SPLD) и макроячейки (см. рисунок 1.14), объединённых в единую шину (рисунок 1.15). ПЛИС этих серий отличаются между собой числом функциональных

элементов.

Рисунок 1.14 - Структура CPLD

Устройства CPLD включают мартицы одноплановых логических макроячеек (MC).

Микросхема CPLD включает ряд макроячеек [44], установленных на одном кристалле. Макроячейки последовательно соединены с устройствами ввода-вывода параллельными шинами. Подобная структура макроячеек и их комбинированные соединения способствуют реализации различных проектировочных и модульных решений [45, 46].

FPGA (Field Programmable Gate Array) - ПЛИС типа FPGA созданы для осуществления более сложных проектов, т.к. они имеют большее число эквивалентных вентилей, порядка несколько сотен миллионов. Подобная функциональность способствует соединению нескольких процессорных систем на одном кристалле. Основной характеристикой ПЛИС данного типа является функционал конфигурируемых логических блоков (КЛБ), размещённые по поверхности кристалла [47-49].

ПЛИС с типом FPGA включают один или несколько простейших логических элементов, внутри которых заложена система перекодировки (Look-Up Table - LUT) [50,51].

Основными преимущества ПЛИС являются [52]:

- высокое быстродействие обработки данных;

- объём до 10 млн. эквивалентных вентилей на кристалл;

- системная частота до 420 МГц;

- совместимость языков программирования (VHDL, Verilog и др.);

- низкое энергопотребление.

На данный момент одной из наиболее часто применимых при реализации систем управления является FPGA модели Spartan-3, с 90нм технологией [53]. Микросхемы FPGA Spartan-3E (рисунок 1.17), имеют от 100 тыс. до 1,6 млн. эквивалентных вентилей.

Рисунок 1.17 - ПЛИС Spartan-3E внешний вид

Структурная схема компонентов отдельных секций ПЛИС Spartan-3 и

Spartan-3E представлена на рисунке 1.18, а ее технические характеристики сведены в таблицах 1.12 и 1.13.

Таблица 1.12

Таблица 1.13

Рисунок 1.18 - Структурная схема ПЛИС Spartan-3E

Технические характеристики ПЛИС Spartan-3

Технические характеристики ПЛИС Spartan-3E

Архитектура ПЛИС Spartan-6 приведена на рисунке 1.19 а ее технические характеристики сведены в таблицу 1.14 [54,55].

Рисунок 1.19 - Архитектура FPGA Spartan-6

Таблица 1.14

Технические характеристики ПЛИС Spartan-3E

Сравнительные характеристики ПЛИС Spartan семейства Xilinx

сведены в таблицу 1.15.

Таблица 1.15

Сравнительные характеристики ПЛИС Spartan.

В качестве примера ниже приведен программный код для управления

температуры на базе FPGA с использованием spartan3 [56]:

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity fed_ch0 is

port (clk: in std_logic);

led: out std_logic_vector(7 downto 0);

md: out std_logic;

dm: out std_logic;

nb: out std_logic;

end fed_ch0;

architecture Behavioral of fed_ch0 is

type state is (spi,conversion,transmission);

signal presentstate: state: = spi;

signal f: std_logic;

type arr is array (0 to 12) of std_logic_vector (9 downto 0);

signal store: arr;

begin

process(clk)

variable i,j,k : integer := 0;

variable tot: std_logic_vector(11 downto 0) := "000000000000";

begin

if clk'event and clk = '1' then

if presentstate = spi then

if i